Nous recherchons un(e) stagiaire ingénieur de dernière année pour rejoindre notre équipe de vérification numerique. Ce stage offre une opportunité unique de mettre en pratique vos compétences en vérification et en conception de circuits intégrés dans un environnement dynamique et innovant.
A propos de vos missions

• Vérifier un module d'interconnexion d'entrées/sorties (IO) à l'aide de la méthodologie UVM (Universal Verification Methodology).
• Participer à la définition des plans de test et à la création des bancs de test pour valider le bon fonctionnement du module.
• Analyser les résultats de simulation et identifier les problèmes potentiels pour proposer des solutions d'amélioration.
• Collaborer avec l'équipe de conception pour affiner les spécifications et garantir la qualité du produit final.

A propos de vous

• Étudiant(e) en dernière année d'école d'ingénieur ou de master en électronique, microélectronique ou disciplines similaires.
• Connaissances en vérification de circuits intégrés et en méthodologies de vérification (idéalement UVM).
• Bonne maîtrise des langages de description matériel (VHDL, Verilog) et des outils de simulation.
• Capacité à travailler en équipe, rigueur et esprit d'analyse.
• Bonnes compétences en communication et en résolution de problèmes.
  

Ce que nous offrons:

• Une expérience enrichissante au sein d'une équipe expérimentée et multidisciplinaire.
• La possibilité de travailler sur des projets innovants et à forte valeur ajoutée.
• Un encadrement technique et des opportunités de développement personnel.